高级 FPGA 实现涵盖了ISE 软件工具套装和Xilinx 硬件最复杂的内容。这一为期2天的课程中所包含的8 个实验可为您提供动手实践经验，内容将包括Synplify 和XilinxXST 工具。课程要求首先学习 FPGA 设计基础和面向性能的设计2 门课程。最好具备Verilog 或VHDL 方面的知识，并至少具备6 个月的采用Xilinx 工具和FPGA 的设计经验。

        ?? 具备 VHDL 或Verilog 方面的中等知识
        ?? 至少具备 6 个月的使用Xilinx 工具和FPGA 的设计经验

        ?? 创建并编辑布局逻辑约束和创建时序约束
        ?? 创建 RPM(Relationally Placed Macros)以提升关键路径的性能
        ?? 利用有效时钟电路来对 Spartan 系列的时钟资源进行管理并优化您的系统架构
        ?? 使用 Floor planner 及采用模块化设计及增量设计技术来实现高效布局
        ?? 在FPGA Editor 查看并编辑已有的布线设计，优化后布局布线，并实现更有效的Chipscope内嵌测
            试，显着减少调试时间

        实验1． 时序分析器
        创建全局时序约束，阅读时序报告，添加专门路径的约束(Multicycle 和False Path)，应用高级实现选
        项。
        实验2． UCF
        直接向UCF 文件中写约束，引导实现的性能结果。
        实验3． 脚本控制
        将程序命令写到批处理文件中，来实现设计。然后调整程序转换，从设计中获得最大的性能。
        实验4． RPM
        在UCF 文件中创建RPM。使用时序分析器发现不满足时序约束的路径，并确定该路径组成。RLOC 路
        径组成，以创建RPM 并改善路径的时序。
        实验5． 分治法
        利用增量的设计技巧和 Floorplanner 来有效实施“分治法”技巧。
        实验6． FPGA Editor
        采用FPGA Editor 来查看并编辑设计。分析CLB 的内容;加探针; 对组件进行删除，布局，修改;分析长
        网络。
        实验7． 减少时钟周期，采用所有您获得的知识来减少时钟周期延迟。