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       每期人数限3到5人。
   上课时间和地点
上课地点：【上海】：同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】：电影大厦(地铁一号线大剧院站)/深圳大学成教院 【北京分部】：北京中山学院/福鑫大楼 【南京分部】：金港大厦(和燕路) 【武汉分部】：佳源大厦（高新二路） 【成都分部】：领馆区1号（中和大道） 【沈阳分部】：沈阳理工大学/六宅臻品 【郑州分部】：郑州大学/锦华大厦 【石家庄分部】：河北科技大学/瑞景大厦 【广州分部】：广粮大厦 【西安分部】：协同大厦
最近开课时间(周末班/连续班/晚班）：2020年3月16日
   实验设备
　    ☆资深工程师授课
        
        ☆注重质量 ☆边讲边练
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   质量保障

        1、培训过程中，如有部分内容理解不透或消化不好，可免费在以后培训班中重听；
        2、培训结束后,授课老师留给学员联系方式,保障培训效果,免费提供课后技术支持。
        3、培训合格学员可享受免费推荐就业机会。
课程大纲
 
  1. Xilinx 部分重配置工具和技术培训
      Xilinx 部分重配置工具和技术培训
    课程对象
    具有 HDL（VHDL 或 Verilog）和 Xilinx 设计方法相关工作经验、需要使用部分重配置技术的数字设计者
  2. 课程概要
    1
    课程介绍
    部分重配置方法
    实验1：部分重配置流程
    部分重配置设计建议
    部分重配置工具流程
    （可选）FPGA 配置简介
    部分重配置比特流
    实验2：构建 HDL ICAP 控制器
    2
    管理时钟资源
    管理时序
    实验3：部分重配置时序分析和约束
    嵌入式环境（EDK）
    实验4：EDK 部分重配置
    部分重配置调试
    实验 5： ChipScope Pro 工具部分重配置监控
    PCIe 内核与部分重配置
    (可选) 实验 6: 构建一个快速配置 PCIe 系统
    课程总结

  3.  
     
     
     

  4.  
     
     
     

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